Aldec Active-HDL 12.0 - FPGA设计创建和仿真

Aldec, Inc.是FPGA和ASIC设计的混合HDL语言仿真和硬件辅助验证的先驱，已增强Active-HDL以支持VHDL-2019 (IEEE 1076-2019)中的新特性。这些特性简化了语言，解除了早期版本中存在的某些限制，并引入了新的应用程序编程接口(api)。

对开源VHDL验证方法(OSVVM)的支持也增加了。

对OSVVM 2020.08的支持使Active-HDL的用户能够访问免费和开源方法的新需求跟踪、更新脚本、AXI4完整验证组件和模型独立事务。